集微網(wǎng)報道，從正式發(fā)布至今，PCIe發(fā)展迅速，在數(shù)字化時代已然無處不在，成為高性能計算、人工智能/機器學習、網(wǎng)絡適配器和固態(tài)存儲等應用不可或缺的一項技術。

“隨著大算力時代的到來，AI和機器學習、大數(shù)據(jù)分析、高級建模和仿真等驅動力讓高性能計算的應用深度和廣度不斷拓展，帶動了對I/O接口高速率和高帶寬的需求，PCIe也在不斷迭代優(yōu)化來應對。”在7月15日在集微半導體峰會的集微EDA/IP論壇上，Cadence技術支持總監(jiān)李志勇圍繞PCIe IP的進階進行了詳實的解讀。

PCIe標準不斷進階

有數(shù)據(jù)顯示，I/O帶寬每3年翻一番。李志勇指出，因而PCIe協(xié)議也不斷發(fā)展，從PCIe的發(fā)展歷史可以看到，在2017年以前，發(fā)展速度相對較慢，三、四年更新一次標準，PCIe 3.0發(fā)布后甚至等了七年才推出PCIe 4.0。但是2017年之后，PCIe標準幾乎每兩年就更新一次，更新速度明顯加快。

因PCle功能豐富，應用也非常廣泛，從移動、存儲到人工智能再到數(shù)據(jù)中心、汽車等。但不同的行業(yè)關注點不同，李志勇提到，移動端關注功耗，人工智能市場則關注高性能、低延遲、RAS特性，汽車領域更關注功能安全和可靠性，PCIe IP廠商需針對不同的應用場景和需求提供相應功能的優(yōu)化IP。

李志勇進一步強調，高算力時代對I/O接口包括PCIe接口的需求走向完整的解決方案，簡化系統(tǒng)集成。

經(jīng)過多年的耕耘，Cadence可提供完整的IP產(chǎn)品，特別是在先進工藝方面有成熟、高質量的產(chǎn)品。

面對PCIe的標準不斷進階，Cadence也在加快求新求變，全面布局，不斷應對PCIe的新需求。

據(jù)李志勇介紹，目前Cadence可提供一站式方案，包括控制器、PHY以及兩者的集成，核心驅動和Linux參考驅動軟件以及領先的VIP工具、硬件加速平臺、SVPI分析于一體的全面解決方案，為客戶降低風險，縮短上市時間。

解鎖PCIe全面方案

針對目前大量的PCIe3.0和4.0的需求，Cadence的方案優(yōu)勢顯著。

面向10Gbps以及16Gbps應用領域，目前Cadence可提供全面的多通路/多協(xié)議PHY，支持眾多的標準如USB3.1、PCle等等。李志勇表示，Cadence在PPA層面也進行了優(yōu)化，達到性能和成本的最佳平衡。

由此，這帶來了小體積、低功耗優(yōu)勢，同時也非常具有靈活性，PHY可動態(tài)配置不同的協(xié)議。并且，也十分易于集成，支持多種接口和參考時鐘，不需要復雜的開發(fā)軟件即可使用。

隨著先進工藝不斷提升，目前流片成本也不斷走高。因此，IP的質量關乎成敗，如果失敗，則人力和時間損失巨大。

對此李志勇提到，Cadence也非常注重質量，進行了嚴格的測試，保證電氣一致性測試和在不同溫度、壓力下的系統(tǒng)級測試，Cadence IP經(jīng)過電氣一致性測試和系統(tǒng)級壓力測試，保證客戶在獲得IP之后滿足設計指標。

面向興起的PCIe5.0需求，Cadence也在加快布局。

前不久，滿足PCIe5.0 32G的多協(xié)議PHY和控制器IP通過了PCI-SIG 的認證測試。李志勇還指出，在PCle5.0之后要求不斷走高，Cadence不斷積累和創(chuàng)新，提供包括控制器和PHY的完整方案，以及硅IP子系統(tǒng)，支持16個數(shù)據(jù)通道以及內部控制器，通過共享參考時鐘和外部電阻享降低BOM成本。

值得一提的是，Cadence還提供完整豐富的交付項，無論是設計、封裝、版圖、PCB設計都提供相應的指導，通過Cadence全球化的支持體系，可為客戶設計高性能芯片提供最及時的響應。

借助于此，客戶可以設計出功耗極低的系統(tǒng)級芯片，并加快產(chǎn)品上市速度。

向PCIe6邁進

目前主流的應用還在PCIe3.0和PCIe 4.0，但一些數(shù)據(jù)中心以及新的GPU、CPU、AI引擎已開始采用PCIe 5.0了。而為了應對未來對數(shù)據(jù)帶寬的需求，最終版 PCIe 6.0 標準已于2022年1月正式發(fā)布。

據(jù)悉PCIe 6.0主要有三大變化：數(shù)據(jù)傳輸速率從32GT/s翻倍至64GT/s；編碼方式從NRZ 信令模式轉向PAM4信令模式；從傳輸可變大小TLP到固定大小FLIT，在實現(xiàn)真正帶寬擴展的同時降低功耗，必然也為IP業(yè)革新帶來新的挑戰(zhàn)。

數(shù)據(jù)傳輸速率的翻倍，從32GT/s NRZ到64GT/s的PAM4信令，信噪比目標將更難達到，如何讓設計的PCIe 6.0產(chǎn)品更加穩(wěn)健，通道損耗更少，功耗更低?

對此，李志勇認為，PAM4引入之后對線性度和噪音容限上提出了更高的要求，如果做得不好，就無法將數(shù)據(jù)準確地顯示出來，導致出現(xiàn)錯誤。因此，具有優(yōu)勢的DSP架構得到廣泛采用。

“因技術擴展趨勢使低功耗DSP能夠在小范圍內執(zhí)行高級數(shù)據(jù)均衡和恢復，標準數(shù)字設計流程實現(xiàn)更短的設計周期、穩(wěn)健的設計余量和更高的DFT覆蓋率，對PVT、噪音和其他環(huán)境因素也不敏感?！崩钪居轮卣f。

此外PCle還引入了流量控制單元，與PAM4所需的前向糾錯(FEC)高效協(xié)同，為采用最常見配置的主流負載提供更低的延遲。

面對新的標準需求，Cadence應時而變，不斷積累和創(chuàng)新，快速推出了最新的面向PCIe 6.0的產(chǎn)品組合，包括經(jīng)過多個Foundry 工藝節(jié)點硅驗證的112G和56G控制器IP和PHY以及軟件在內的解決方案。

李志勇最后介紹，PCIe 6.0將在高性能計算、高級存儲、DRAM、固態(tài)硬盤，800G網(wǎng)絡等得到大量應用。Cadence將持續(xù)深耕，以優(yōu)化的PCIe 6.0 IP 解決方案應對前沿領域快速變革的技術需求。

（校對/艾檬）